JESD204B IP核心

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JEDEC标准No.204B(JESD204B)描述了数据转换器和逻辑设备之间的序列化接口。它包含允许设计人员实现可以与符合标准符合标准的其他设备(转换器)通信的逻辑设备所需的信息。格子的JESD204B 3G / 5G IP核心产品支持RX核心(ADC至FPGA方向bob电子竞技俱乐部)和/或TX核心(FPGA至DAC方向)。RX和TX核心每个都可以单独生成并具有不同的参数。

特征

  • JEDEC标准编号204B(JESD204B.01) 2011年7月的子集
  • Rx core基于子类0和子类1进行车道对齐
  • Rx核心执行帧对齐检测/监控和八位组重构
  • RX核心执行启用用户的解扰
  • Rx core恢复初始车道同步时的链路配置参数,并与用户选择的参数进行比较,产生配置不匹配错误
  • Tx核心执行用户启用的置乱
  • TX核心生成初始通道对齐序列
  • TX核心执行对齐字符生成
  • TX核心源在初始通道同步序列期间使用用户选择的参数值链接配置数据
  • 每通道16位(3G)或32位(5G)结构接口,用于低核心频率
  • 一拍帧/多帧边界标志,一个时钟的数据使得用户可以轻松控制Framer / De-Framer的状态机的过渡

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框图

性能和规模

JESD204B 3G IP核心快速事实
FPGA的家庭支持bob电子竞技俱乐部 LatticeEcp3. ECP5
有针对性的设备 LFE3-70EA-6FN672C lfe5um - 85 f - 8 bg756c
最大数据速率 3 Gbps. 3 Gbps.
数据路径宽度 每道16位,
2个车道总计32位
每道16位,
2个车道总计32位
附近地区 RX:4886 / TX:651 处方:2276 / Tx: 534
SYSMEM™EBRS. 处方:2 / Tx: 0 处方:2 / Tx: 0
寄存器 处方:2174 / Tx: 266 RX:2170 / TX:266
JESD204B 5G IP核心快速事实
FPGA的家庭支持bob电子竞技俱乐部 ECP5-5G
有针对性的设备 LFE5UM5G-85F-8BG756C
最大数据速率 5 Gbps
数据路径宽度 32位每巷,
2个车道的64位总计
附近地区 处方:3475 / Tx: 936
SYSMEM™EBRS. RX:0 / TX:0
寄存器 处方:3977 / Tx: 621

订购信息

家庭 零件号
ECP5-5G JESD-204B-E5G-U
jesd - 204 b - e5g ut
ECP5 jesd - 204 b - e5 u
jesd - 204 b - e5 ut

IP版本:3.3

评估:要下载此IP的完整评估版本,请转到IPExpress工具,然后单击工具栏中的IP服务器按钮。所有Latticecore IP核心和可用于下载的模块将可见。有关查看/下载IP的更多信息,请阅读IP Express快速入门指南

购买:要了解如何购买IP内核,请联系您的当地格子销售办事处。

文件

快速参考
标题 版本 日期 格式 尺寸
JESD204B IP核心用户指南
fpga - ipug - 02010 2.3 6/20/2017 PDF. 3 MB.

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