JESD204B IP核心

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JEDEC标准号204B (JESD204B)描述了数据转换器和逻辑设备之间的串行接口。它包含了设计人员实现逻辑设备所必需的信息,这些逻辑设备可以与其他符合标准的设备(转换器)通信。Lattice的JESD204B 3G/5G IP核产品支持Rx核(ADC到FPGA方bob电子竞技俱乐部向)和/或Tx核(FPGA到DAC方向)。Rx和Tx内核可以分别生成,并具有不同的参数。

特性

  • JEDEC标准号204B的子集(JESD204B.01) 2011年7月
  • Rx core基于子类0和子类1进行车道对齐
  • Rx核心执行帧对齐检测/监控和八位元重构
  • Rx核心执行用户支持的解码器
  • Rx核心在初始车道同步过程中恢复链路配置参数,并将其与用户选择的参数进行比较,产生配置不匹配错误
  • Tx核心执行用户支持的置乱
  • Tx核心生成初始车道对齐序列
  • Tx核心执行对齐字符生成
  • 在初始lane同步序列中,Tx核心源链接配置数据与用户选择的参数值
  • 低核心频率下,每通道16位(3G)或32位(5G)光纤接口
  • 在数据之前有一个时钟的一帧/多帧边界标志可以让用户很容易地控制帧/反帧状态机的状态转换

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框图

性能和尺寸

JESD204B 3G IP核心快速事实
FPGA的家庭支持bob电子竞技俱乐部 LatticeECP3 ECP5
有针对性的设备 lfe3 - 70 - ea - 6 - fn672c lfe5um - 85 f - 8 bg756c
最大数据速率 3 Gbps 3 Gbps
数据路径宽度 每道16位,
2道总共32位
每道16位,
2道总共32位
附近地区 处方:4886 / Tx: 651 处方:2276 / Tx: 534
sysMEM™ebr 处方:2 / Tx: 0 处方:2 / Tx: 0
寄存器 处方:2174 / Tx: 266 处方:2170 / Tx: 266
JESD204B 5G IP Core快速事实
FPGA的家庭支持bob电子竞技俱乐部 ECP5-5G
有针对性的设备 lfe5um5g - 85 f - 8 bg756c
最大数据速率 5 Gbps
数据路径宽度 每道32位,
2道总共64位
附近地区 处方:3475 / Tx: 936
sysMEM™ebr 处方:0 / Tx: 0
寄存器 处方:3977 / Tx: 621

订购信息

家庭 零件号
ECP5-5G jesd - 204 b - e5g u
jesd - 204 b - e5g ut
ECP5 jesd - 204 b - e5 u
jesd - 204 b - e5 ut

IP版本:3.3

评估:要下载该IP的完整评估版本,请转到IPexpress工具并单击工具栏中的IP服务器按钮。所有可下载的LatticeCORE IP核和模块将是可见的。有关查看/下载IP的更多信息,请阅读IP快速入门指南

购买:想知道如何购买IP核,请联系您的当地格子销售办事处。

文档

快速参考
标题 数量 版本 日期 格式 大小
《JESD204B IP核心用户指南》
fpga - ipug - 02010 2.3 6/20/2017 PDF 3 MB

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