PCI Express - PIPE PHY接口

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英特尔定义了这一点PCI Express的PHY接口(管道)作为PCI Express (PCI Express)应用程序的PHY设备和Media Access (MAC)层之间的标准接口。bobappios下载地址PIPE接口允许PCI Express PHY设备和MAC层以离散形式(使用现成的PHY设备)或集成形式实现。下面所示的PCI Express物理层分区说明了这种灵活性。

晶格PCS管道IP核心提供PCI Express PHY设备功能,符合英特尔管道架构草案1.00(管道Ver 1.00),到任何端点解决方案。PCS管道IP核心利用集成的SERDES / PCLatticeECP3latticeecp2m.fpga。Lattice PCS PIPE IP核可以配置为支持一条或四条通道的链路。bob电子竞技俱乐部

特性

LatticeEcp3 PCS管道IP核心(V4.1)

管道选择

  • 完全符合PIPE Rev 1.00规范
  • 标准PCI Express PHY接口允许多个IP源
  • 可选择8位或16位接口发送和接收PCI Express数据
  • 保持寄存器/FIFO分段传输和接收数据
  • 多个X1频道支持bob电子竞技俱乐部

SERDES / PCS选择

  • 可选择的Serdes Quad位置为LatticeEcp3设备
  • 可选X1,多个X1OR X4 PCI Express实现
  • PCI Express x1模式的可选SERDES通道
  • 从串行流中恢复时钟/数据
  • 用于传输合规模式的直接差断控制
  • 8b10b编码器/解码器和错误指示
  • 接收器检测
  • 每通道2.5GT/s全双工速率

LatticeEcp2M PCS管道IP核心

管部分

  • 完全符合管道ver_1.00
  • 标准PCI Express PHY接口允许多个IP源
  • 可选择8位或16位接口发送和接收PCI Express数据
  • 持有寄存器/ FIFO用于分期发送和接收数据

并行转换器/ pc部分

  • 可选择的SERDES四方位置的LatticeECP2M50和更大的设备
  • 可选X1OR X4 PCI Express实现
  • 用于PCI Express X1模式的可选SERDES通道
  • 从串行流中恢复时钟/数据
  • 用于传输合规模式的直接差断控制
  • 8b10b编码器/解码器和错误指示
  • 接收器检测
  • 每通道2.5GT/s全双工速率

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框图

性能和尺寸

LatticeECP31
配置 数据宽度 积极渠道 四址 luts. 寄存器 ebrs. f最大限度(MHz)
x1 8 0 PCSB. 117 105. 172 - 263
x1 16 0 PCSB. 132 125 192 - 177
x4 8 0-3 PCSB. 312. 315. 475 - 256
x4 16 0-3 PCSB. 395 491 558. - 155

1.性能和利用率数据针对使用Diamond 1.0和Synplify Pro D-2009.12L-1软件的LFE-95E-7FN672CES设备。在LatticeECP3系列中,当使用不同的软件版本或针对不同的设备密度或速度等级时,性能可能会有所不同。

订购信息

IP版本:LatticeEcp3:4.1和LatticeEcp2m:3.3。

评估:要下载这个IP的完整评估版本,请到IPexpress主窗口的Lattice IP Server选项卡。所有可下载的LatticeCORE IP模块都可以在这个选项卡上看到。

购买:Lattice PCS PIPE IP核可用于免费的给PCI Express IP核许可方。

文档

快速参考
信息资源
标题 数量 版本 日期 格式 大小
LatticeEcp2M PCS管道IP核心
ipug77. 1.0 3/18/2009 PDF 726.3 KB
LatticeECP3 PCS PIPE IP Core
ipug83 1.2 2010年7月14日 PDF 335.2 KB
标题 数量 版本 日期 格式 大小
IPexpress快速入门指南
8/5/2010 PDF 304.8 KB

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