SDR SDRAM控制器-高级

LatticeReferenceDesign-Logo同步DRAM (SDRAM)因其速度快而成为嵌入式系统内存设计的主流选择。这个SDRAM控制器参考设计,位于SDRAM和总线主机之间,通过为总线主机提供一个简单的通用系统接口,减少了用户处理SDRAM命令接口的努力。

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框图

性能和尺寸

设备的家庭 测试设备* 性能 I / O引脚 设计的尺寸 修订
ECP5™9 LFE5U-45F -
6 mg258c
> 60 mhz 73 95 lut (Verilog源码)
89 LUTs (VHDL源)
4.7
LatticeECP3™3. lfe3 - 95 - ea -
7 fn1156c
> 60 mhz 73 133 lut (Verilog Source)
150 LUTs (VHDL源)
4.7
LatticeECP™4 LFECP33E -
5 f484c
> 60 mhz 73 137 LUTs (Verilog Source)
139 LUTs (VHDL源)
4.7
iCE40™10 iCE40LP8K-CM225 > 100 mhz 130 227 LUTs (Verilog Source) 4.7
MachXO3L11 lcmox3l - 4300 c -
5 bg256c
> 100 mhz 130 170附近地区(Verilog-LSE)
172附近地区(Verilog-Syn)
4.7
MachXO2™1 lcmxo2 - 1200 hc -
5 tg144c
> 60 mhz 73 96 lut (Verilog源码)
89 LUTs (VHDL源)
4.7
MachXO™2 LCMXO256C -
3 t100c
> 60 mhz 73 92 lut (Verilog源码)
86 LUTs (VHDL源)
4.7
LatticeXP2™5 LFXP2-5E -
5 ft256c
> 60 mhz 73 154 lut (Verilog Source)
145 LUTs (VHDL源)
4.7
LatticeXP™6 LFXP20C -
5 f484c
> 60 mhz 73 136 LUTs (Verilog源)
139 LUTs (VHDL源)
4.7
ispMACH®4000泽7 LC4256ZE -
5 tn100c
> 100 mhz 73 84 Macrocells (Verilog Source)
84 Macrocells (VHDL来源)
4.7
ispLSI®5000已经8 ispLSI5512VE -
155年lb272
> 100 mhz 73 84 Macrocells (Verilog Source)
84 Macrocells (VHDL来源)
4.7

1.使用LCMXO2-1200HC-5TG144C生成性能和利用特性,使用LSE (Lattice Synthesis Engine) Lattice Diamond®3.1设计软件。
2.使用LCMXO256C-3T100C生成性能和利用特性,使用LSE的Lattice Diamond 3.1设计软件。
3.使用LFE3-95EA-7FN1156C和Lattice Diamond 3.1设计软件生成性能和利用特性。
4.使用LFECP33E-5F484C和Lattice Diamond 3.1设计软件生成性能和利用特性。
5.使用LFXP2-5E-5FT256C生成性能和利用特性,并使用Lattice Diamond 3.1设计软件。
6.使用LFXP20C-5F484C和Lattice Diamond 3.1设计软件生成性能和利用特性。
7.性能和利用特性使用LC4256ZE-5TN100C与Lattice ispLEVER®Classic 1.4软件生成。
8.使用ispLSI5512VE-155LB272和Lattice ispLEVER Classic 1.4软件生成性能和利用率特征。
9.使用LFE5U-45F-6MG258C生成性能和利用特性,使用LSE的Lattice Diamond 3.1设计软件。
10.使用iCE40LP8K-CM225和iCEcube2设计软件生成性能和利用特性。
11.使用LCMOX3L-4300C-5BG256C生成性能和利用特性,使用Synplify和LSE的Lattice Diamond 3.1设计软件。

*也可以在其他设备上工作。

注:上述性能和设计尺寸仅为估算值。根据所选择的参数、时间限制和设备实现,实际结果可能会有所不同。详情请参阅设计文档。除非另有说明,所有的编码和设计工作都是在PC平台上完成的。

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