JESD204B IP核

实现HetNet系统中的互连


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电平标准。204 b (JESD204B)定义了数据转换器和逻辑器件之间的一个串行接口。它包含了设计人员用于实现能够与其他符合该标准的器件(转换器)进行通信的逻辑器件的必要信息。莱迪思的JESD204B 3 g / 5 g IP核支持一个Rx核(ADC到FPGA)和/或一个Tx核(FPGA到DAC)。Rx和Tx核都可以分别产生,使用不同的参数。

特性

  • 电平标准子集。204 b (JESD204B.01) 2011年7月
  • Rx核基于子类0和子类1执行通道对齐
  • Rx核执行帧对齐检测/监测和8位重对齐
  • Rx核执行用户使能的解扰
  • Rx核在初始化通道同步时,恢复链路的配置参数,然后与用户选择的参数比较,产生一个配置不匹配错误
  • Tx核执行用户使能的加扰
  • Tx核产生初始化通道对齐时序
  • Tx核执行对齐字符产生
  • Tx核在初始通道同步序列中通过用户选择的参数值寻找链路配置数据
  • 用于低内核频率的16位(3 g)或32位(5克)逻辑结构(织物)接口每通道
  • 单次帧或多帧边界标志比数据提前一个时钟周期,使用户易于控制成帧器/解帧器(筹划者/ de-framer)的状态机转换

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框图

性能和尺寸

JESD204B 3 g IP核主要参数
支持的FPGA系列 LatticeECP3 ECP5
目标器件 lfe3 - 70 - ea - 6 - fn672c lfe5um - 85 f - 8 bg756c
最高数据速率 3 Gbps 3 Gbps
数据通道宽度 16位每通道,
2条通道一共32位
16位每通道,
2条通道一共32位
附近地区 处方:4886 / Tx: 651 处方:2276 / Tx: 534
sysMEM™EBR 处方:2 / Tx: 0 处方:2 / Tx: 0
寄存器 处方:2174 / Tx: 266 处方:2170 / Tx: 266
JESD204B 5 g IP核主要参数
支持的FPGA系列 ECP5-5G
目标器件 lfe5um5g - 85 f - 8 bg756c
最高数据速率 5 Gbps
数据通道宽度 32位每通道,
2条通道一共64位
附近地区 处方:3475 / Tx: 936
sysMEM™EBR 处方:0 / Tx: 0
寄存器 处方:3977 / Tx: 621

订购信息

系列 部件编号
ECP5-5G jesd - 204 b - e5g u
jesd - 204 b - e5g ut
ECP5 jesd - 204 b - e5 u
jesd - 204 b - e5 ut

IP版本:3.3

评估:下载该IP的完整评估版,请使用IPexpress工具并点击工具条上的IP服务器按钮。可查看所有可供下载的LatticeCORE IP核和模块。查看/下载IP的更多信息,请访问IP表达快速入门指南。

购买:如要购买该IP核,请联系您当地的莱迪思销售办事处。

文档

快速参考
标题 编号 版本 日期 格式 文件大小
《JESD204B IP核心用户指南》
fpga - ipug - 02010 2.3 6/20/2017 PDF 3 MB
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