莱迪思半导体的RISC-V MC CPU软IP包括了一个32位的RISC-V处理器核和可选的子模块,定时器和可编程中断控制器(图片)。CPU核支持RV32I指令集,外部中断和调试功能,符合JTAG-IEEE 1149.1标准。
定时器子模块是一个64位实时计数器，它将实时寄存器与另一个寄存器进行比较以触发定时器中断。照片子模块最多将八个外部中断输入聚合为一个外部中断。处理器核通过使用32位AHB-L接口访问子模块寄存器。
该该通讯Verilog HDL实现。它可以通讯莱迪思Propel Builder软件进行配置和生成。它可用于Crosslink-NX和MachXO3D FPGA器材，并通过成成像Synplify Pro整合工具的莱迪思辐射或钻石软件布置布线布线工具实现