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  • 串行Rapid IO 2.1端点IP核心

    IP核心

    串行Rapid IO 2.1端点IP核心

    符合Srio Rev. 2.1规范。1x,2x和4x车道配置高达3.125Gbps。64位内部数据路径。
    串行Rapid IO 2.1端点IP核心
  • Rapidio 1x LP-串行物理层核心

    IP核心

    Rapidio 1x LP-串行物理层核心

    实现RapidIO物理层1 /4x LP-Serial规范修订1.3中定义的物理层(PHY)功能
    Rapidio 1x LP-串行物理层核心
  • 串行Rapidio  - 物理层界面

    IP核心

    串行Rapidio - 物理层界面

    支持ORCA fpga的归档IP核bob电子竞技俱乐部-仅供参考。
    串行Rapidio  - 物理层界面
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