7：1 LVDSビデオインターフェース


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参考设计徽标复数のデータ·ビットとクロックから成るソース同期インターフェイスは电子システム内の画像データを移动するための一般的な方法となっています一般的な标准は7：1 LVDSインタフェース（チャネルリンク，フラットリンク，相机链接使用），多重の电子产品にに机器，产业用品制御，医疗自动，および自动车のテレマティクス含む共ののとていいますい。ラティス7：1 lvdsビデオインターフェイス·デザインは，LatticeEcp3.那latticeecp2 / m.とLatticexp2.FPGAファミリでで使使する最适最适さてていますますいます。リファレンスリファレンスはfpga i / o构造构造して标准の7：1 lvdsインターフェイスインターフェイスののしし。诚信し，诚信インターフェイスはに效率效率に装されます具体的使用しし専のlvds i / o，使用ddr i / oインタフェース，驾驶装置，およびおよびとシステム计pllクロックしますまた，データの书架。また，データの书籍は専専はは専は専専は専は使用して行われ。

ラティス7：1 lvdsビデオデモ·キット

LVDSビデオ··キットラティス7：1はボードとlatticeecp2またはlatticexp2のfpgaをを使て7：1 lvdsソリューションソリューションの装を示すケーブルセットです.latticeecp2またはlatticexp2高度な评価だけでなく，さまざまなユーザービデオI / Oリソースキットは动作し。

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    ブロックダイアグラム

    パフォーマンスとサイズ

    ループバックのテストテストのデザイン1：结果
    日本 家庭 言语 切片 luts. レジスタ sysmem ebrs. SYSDSP™ブロック数 F最大限度（MHz）
    2011年4月 ECP3-95 VHDL. 771. 832（1％） 910. 0（0％） 0（0％） 108.
    2011年4月 ECP3-95 verilog. 766. 819（1％） 916. 0（0％） 0（0％） 108.
    2011年4月 ECP2 / M-50 VHDL. 794. 858（2％） 914. 0（0％） 0（0％） 108.
    2011年4月 ECP2 / M-50 verilog. 778. 834（2％） 916. 0（0％） 0（0％） 108.
    2011年4月 XP2-17 VHDL. 785. 839（5％） 916. 0（0％） 0（0％） 108.
    2011年4月 XP2-17 verilog. 774. 825（5％） 915. 0（0％） 0（0％） 108.

    パフォーマンスパフォーマンス使使の率特价は，ラティスispleverををを®し生成される®7.0 sp1デバイスさソフトウェアlatticeecp2 / mとlatticexp2，およびlatticeecp3デバイス用isplever7.2 sp2ソフトウェア。别别の，速度，またはまたはlatticeecp2 /M内内このIPコアコア使使し，Latticexp2とlatticeecp3家家，パフォーマンスパフォーマンス使使率率异なる异なるがあり。

    デザイン2：テストの结果のビデオのデモ
    日本 家庭 言语 切片 luts. レジスタ sysmem ebrs. SYSDSP™ブロック数 F最大限度（MHz）
    2011年4月 ECP3-95 VHDL. 1420. 1848年（2％） 1347. 10（4％） 4.125（12％） 108.
    2011年4月 ECP3-95 verilog. 1415. 1852（2％） 1315. 10（4％） 4.125（12％） 108.
    2011年4月 ECP2 / M-50 VHDL. 1428. 1804（4％） 1293. 8（38％） 4.125（23％） 108.
    2011年4月 ECP2 / M-50 verilog. 1433. 1857（4％） 1253. 10（48％） 4.125（23％） 108.
    2011年4月 XP2-17 VHDL. 1492 1803（11％） 1292. 8（53％） 4.125（82％） 108.
    2011年4月 XP2-17 verilog. 1482 1848年（11％） 1254. 10（67％） 4.125（82％） 108.

    注：パフォーマンスパフォーマンス使用率特性は，ラティスispleverをををしし生成される®7.0 sp1デバイスさソフトウェアlatticeecp2 / mとlatticexp2，およびlatticeecp3デバイス用isplever7.2 sp2ソフトウェア。别别の，速度，またはまたはLatticeEcp2 / M内内このこのこのこのを使使使て，latticexp2とlatticeecp3家居，パフォーマンスパフォーマンス使使率が异なる异なるがます。

    注：上帝のの性能と设计サイズは概算概算概算概算たたパラメータパラメータ変り制制とデバイスデバイス実変り変りますますのドキュメントドキュメントをご覧ご覧全て変りは设计のドキュメントドキュメントご覧さいさいないないないないないないない限价PCのプラットフォームで行いまし。

    文件

    技术资源
    标题 数字 版本 日期 格式 尺寸
    LatticeEcp3，Latticeecp2 / M，Latticexp2 7：1 LVDS视频接口参考设计文件
    包含RD1030的Verilog和VHDL源文件，并使用晶格的7：1 LVDS视频演示硬件。    		 RD1030 1.5 2011年11月4日 压缩 1.8 MB.
    LatticeEcp3，LatticeEcp2 / M，Latticexp2 7：1 LVDS视频接口参考设计
    		 RD1030 1.5 2011年11月4日 PDF. 750.1 KB.

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