7:1 LVDS视频接口


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参考设计标志由多个数据比特和时钟组成的源同步接口已成为在电子系统内移动图像数据的常用方法。普遍的标准是7：1 LVDS接口（雇用通道链接，平板和相机链接），这已成为许多电子产品中的共同标准，包括消费设备，工业控制，医疗和汽车远程信息处理。格子的7：1 LVDS视频接口参考设计已被优化用于使用LatticeEcp3.那latticeecp2 / m,Latticexp2.FPGA的家庭。参考设计使用FPGA I/O结构实现标准7:1 LVDS接口。通过特别利用专用的LVDS I/O、通用的DDR I/O接口、齿轮传动和边缘时钟和系统时钟的锁相环时钟，可以充分有效地实现发送和接收接口。数据格式化也可以使用专用的反序列化模块来完成。

Lattice 7:1 LVDS视频演示工具包

Lattice 7:1 LVDS视频演示工具包是一组板和电缆，用于演示使用LatticeECP2或LatticeXP2 FPGA实现7:1 LVDS解决方案。该工具包与LatticeECP2或LatticeXP2高级评估板以及各种用户视频I/O资源一起工作。

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    框图

    性能和规模

    设计1：环回测试的结果
    日期 家庭 语言 切片 luts. 寄存器 sysMEM ebr sysDSP™块 F马克斯(MHz)
    2011年4月 ecp3 - 95 VHDL. 771 832（1％） 910. 0（0％） 0（0％） 108.
    2011年4月 ecp3 - 95 verilog. 766 819例(1%) 916. 0（0％） 0（0％） 108.
    2011年4月 ECP2 / M-50 VHDL. 794 858（2％） 914. 0（0％） 0（0％） 108.
    2011年4月 ECP2 / M-50 verilog. 778 834（2％） 916. 0（0％） 0（0％） 108.
    2011年4月 XP2-17 VHDL. 785 839（5％） 916. 0（0％） 0（0％） 108.
    2011年4月 XP2-17 verilog. 774 825（5％） 915. 0（0％） 0（0％） 108.

    性能和利用特性是使用用于LatticeECP2/M和LatticeXP2设备的Lattice ispLEVER®7.0 SP1软件和用于LatticeECP3设备的ispLEVER7.2 SP2软件生成的。在LatticeCP2 / M，Latticexp2和Latticeecp3系列的不同密度，速度或等级中使用此IP核心时，性能和利用率可能会有所不同。

    设计2：Video_Demo测试的结果
    日期 家庭 语言 切片 luts. 寄存器 sysMEM ebr sysDSP™块 F马克斯(MHz)
    2011年4月 ecp3 - 95 VHDL. 1420 1848年（2％） 1347. 10（4％） 4.125（12％） 108.
    2011年4月 ecp3 - 95 verilog. 1415 1852（2％） 1315. 10（4％） 4.125（12％） 108.
    2011年4月 ECP2 / M-50 VHDL. 1428 1804例(4%) 1293. 8 (38%) 4.125（23％） 108.
    2011年4月 ECP2 / M-50 verilog. 1433. 1857（4％） 1253. 10 (48%) 4.125（23％） 108.
    2011年4月 XP2-17 VHDL. 1492 1803例(11%) 1292. 8 (53%) 4.125（82％） 108.
    2011年4月 XP2-17 verilog. 1482 1848例(11%) 1254. 10（67％） 4.125（82％） 108.

    注意：使用Latticexp2和LatticeEcp2 / M器件的Lattice Isplever 7.0 SP1软件生成性能和利用特性，以及用于LatticeECP3设备的ISPLEVER 7.2 SP2软件。在LatticeCP2 / M，Latticexp2和Latticeecp3系列的不同密度，速度或等级中使用此IP核心时，性能和利用率可能会有所不同。

    笔记:以上所示的性能和设计尺寸仅为估算值。实际结果可能会根据选择的参数、时间限制和设备实现而有所不同。有关详细信息，请参阅设计文档。除非另有说明，所有的编码和设计工作都是在PC平台上完成的。

    文件

    技术资源
    标题 数字 版本 日期 格式 尺寸
    LatticeEcp3，Latticeecp2 / M，Latticexp2 7：1 LVDS视频接口参考设计文件
    包含Verilog和VHDL源文件的RD1030和使用7:1 LVDS视频演示硬件从Lattice。    		 RD1030 1.5 4/12/2011 压缩 1.8 MB.
    LatticeEcp3，LatticeEcp2 / M，Latticexp2 7：1 LVDS视频接口参考设计
    		 RD1030 1.5 4/12/2011 PDF. 750.1 KB.

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