HDLC控制器

参考设计徽标HDLC是国际标准组织(ISO)发布的高级数据链路控制的缩写。该数据链路协议位于7层OSI参考模型的链路层(第2层)。如今,各种链路层协议,如LAPB,LAPD,LLC和SDLC都基于具有几种修改的HDLC协议。

CPLD的网表文件包括.bl1 for ispmach 4000ze,4000和5000vg。FPGA的网表文件包括.ngo文件。

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框图

性能和规模

家庭 设备 配置通道 附近地区 regs. 切片 F马克斯(MHz)1 修订
ECP2. LFE2-70E-5F672C 1 104 140. 95. 88. 1.1
6. 701. 855. 602. 193. 1.1
ECP2M. lfe2m - 70 e - 5 - f900c 1 104 140. 95. 292. 1.1
6. 701. 855. 602. 158. 1.1
XP2. LFXP2-17E-5F256C 1 104 140. 95. 292. 1.1
6. 701. 855. 602. 163. 1.1
machxo. LCMXO2280C5FT324C 1 105 140. 76. 227 1.1
6. 698 855. 477. 149. 1.1

1.最大。通过运行格子设计软件的定时分析来获得时钟频率。使用您的设计合并后,请运行定时仿真。

cpld的性能和利用率

测试设备 表现 I / O引脚 设计尺寸 修订
多种渠道
LC51024VG-5F676 81.3 MHz. 970/1024宏小区 3.1
单通道
LC4256B-3T176C 270.3 MHz. 149/256宏小区 3.1
LC4256ZE-7MN144C 155.04 MHz. 142/256宏小区 3.1

1.最大。通过运行格子设计软件的定时分析来获得时钟频率。使用您的设计合并后,请运行定时仿真。

笔记:上述性能和设计尺寸仅为估算值。实际结果可能会因所选参数、时序约束和器件实现的不同而有所不同。详见设计文档。除非另有说明,所有的编码和设计工作都是在PC平台上完成的。

文件

技术资源
标题 数字 版本 日期 格式 尺寸
用于FPGA的HDLC控制器 - 文档
RD1038. 01.1 9/4/2008 PDF. 1.1 MB
HDLC控制器在ISPMACH 4000ze和CPLD系列中实现 - 源代码
RD1009. 3.1 7/15/2009 压缩 731.5 KB
用于fpga的HDLC控制器-源代码
RD1038. 1.0 9/4/2008 压缩 1.2 MB
HDLC控制器在ISPMACH 4000ze和CPLD系列中实现 - 文档
也下载源代码下面
RD1009. 03.1. 7/1/2009 PDF. 566 KB.

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