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ID: 852.
案例类型: 常问问题
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家庭: 所有设备

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我应该将外部串联电阻添加到我的并行总线上,以提高信号完整性吗?

情况:

一个设备驱动着大量的IOs在并行数据总线上在VCCIO和GND之间切换。设计者知道,在未终止的总线中,如果信号迹线太长,可能会产生反射,从而减少边界,导致数据错误。设计人员正在考虑要么增加串联电阻来提供源端,要么增加端端,或者改变IO电流设置,转换速率,或这些的任何组合。最好的全面解决方案是什么?



解决方案:

每种设计都具有自己的最佳解决方案,该解决方案可以取决于设备的数量,它们相互间隔,设备的输出电流和旋转方式设置,以及接收器的输入负载。

对于有单个未钻头接收器的情况,带有IO的33欧姆系列源终端电阻设置为12mA或更大,并且快速设置通常会使由于改进的源阻抗与典型50的源阻抗匹配而具有低SSO的最佳信号性能欧姆PCB痕迹。您还可以通过在12mA当前设置下运行iOS来接近此级别的性能而无需为短迹线添加串联电阻。如果没有外部串联电阻,则可以看到最高电流设置的严重反射,PCB迹线更长,没有结束终端。对于有多个接收器沿PCB信号迹线间隔开的情况,添加的串联电阻可能或可能没有多少帮助,您可能需要转到更高的电流设置,和/或打开PCI钳位。

最初可能似乎是一个简单的设计工作,可以快速变得更加复杂,因为您开始在IO当前设置,快/慢的扭转方面的折磨,以及是否添加外部串联电阻,结束终端或甚至将外部电路折叠成较大的FPGA,或将并行总线移动到SERDES IO。有很多选择可供选择,它们都取决于您的特定设计要求。

为了帮助找到一个最佳解决方案,可以为并行数据总线设计提供合理的信号完整性,建议在IBIS模拟器中设置设备IBIS模型和遍历PCB痕迹,您可以在有或没有外部系列的情况下优化信号性能在制造PCB之前的电阻器。ibis模拟器将允许您快速更改IO类型,io show
设置,PCB跟踪长度,外部串联电阻值(如果有)以及PCB上的设备定位,为您的设计要求找到最佳解决方案。

点阵中提供设备IBIS模型库ispLEVER软件:

ispLEVER安装目录}\ cae_library \宜必思

对于给定的IO, ispLever也可以直接输出特定的IO模型。您也可以在这里下载Lattice设备IBIS型号:

//www.cogicecumenical.com.

然后进入产品,请选择该设备,然后在页面的右侧,选择“下载”,然后从左侧选择IBIS模型。

关于高速PCB设计考虑的更新讨论。请按照格子网站链接:
//www.cogicecumenical.com/Search.aspx?&lcid=9&q=TN1033&t=330
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