SPI主控制器

参考设计徽标串行外设接口(SPI)总线在处理器和其他设备之间提供行业标准接口。此参考设计文档SPI主控制器旨在提供具有并行总线接口和外部SPI设备的通用处理器之间的接口。SPI主控制器可以与多个外芯片SPI端口通信。

SPI总线的数据大小可以配置为16或32位。设计也可以配置为使用内部FIFO。SPI主控制器设计支持所有CPOL和CPHA(00,01,10和1bob电子竞技俱乐部1)的所有模式。

该设计使用三个引脚(时钟,数据和数据)加上每个从设备选择一个选择。SPI是与间歇地访问的低速设备通信以及传输数据流的良好选择,而不是读取和写入特定地址。如果我们可以利用其用于同时发送和接收数据的全双工能力,SPI是一个特别好的选择。

该参考设计在VHDL中实现。与Synplify Pro合成工具集成的格子ICecube2™Place和Route工具用于实现设计。该设计使用ICE40™超低密度FPGA,可以针对其他ICE40家族成员。

特征

  • 四个SPI从选择线基于地址
  • 提供易于集成的任何处理器接口
  • 编译时间可配置功能
    • CPOL和CPHA模式 - 00,01,10,11
    • 可配置SCLK时期
    • 两个SPI交易之间的可配置设置,保持和时间间隔
  • 参数化数据宽度
  • 用户可配置的读写数据FIFO
  • p-xact版本1.2符合要求

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框图

性能和规模

设备的家庭 利用率(LUTS) F马克斯(MHz) I / O引脚 建筑
资源
iCE40™ 360 VHDL. 125 86. N / A.

性能和资源利用特性通过iCE-40LP1K-CM121与iCEcube2设计软件生成。

笔记:上述性能和设计尺寸仅为估算值。实际结果可能会因所选参数、时序约束和器件实现的不同而有所不同。详见设计文档。除非另有说明,所有的编码和设计工作都是在PC平台上完成的。

文件

技术资源
标题 数字 版本 日期 格式 大小
SPI主控制器 - 源代码
RD1141 1.0 10/12/2012 压缩 866.8 KB
SPI主控制器 - 文档
FPGA-RD-02174 1.1 2/5/2021 PDF. 683.1 KB.

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