高阶资料连结控制控制器

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参考设计标志HDLC是国际标准组织(ISO)发布的高级数据链路控制(High-Level Data Link Control)的缩写。这个数据链路协议位于7层OSI参考模型的链路层(第2层)。目前，各种链路层协议如LAPB、LAPD、LLC和SDLC都是在HDLC协议的基础上进行少许修改的。

cpld的netlist文件包括ispMACH 4000ZE、4000和5000VG的。bl1文件。fpga的netlist文件包括。ngo文件。

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    框图

    性能和尺寸

    家庭 设备 通道配置 附近地区 海军学校规则 片 f马克斯(MHz)1 修订
    ECP2 lfe2 - 70 e - 5 - f672c 1 104 140 95 88 1.1
    6 701 855 602 193 1.1
    ECP2M lfe2m - 70 e - 5 - f900c 1 104 140 95 292 1.1
    6 701 855 602 158 1.1
    XP2 LFXP2-17E-5F256C 1 104 140 95 292 1.1
    6 701 855 602 163 1.1
    MachXO LCMXO2280C5FT324C 1 105 140 76 227 1.1
    6 698 855 477 149 1.1

    1.马克斯。时钟频率通过运行Lattice设计软件的时序分析得到。请在将其与设计合并后运行计时模拟。

    cpld性能与利用率

    测试设备 性能 I / O引脚 设计的尺寸 修订
    多种渠道
    LC51024VG-5F676 81.3兆赫 970/1024宏单元 3．1
    单通道
    LC4256B-3T176C 270.3兆赫 149/256宏单元 3．1
    LC4256ZE-7MN144C 155.04兆赫 142/256宏单元 3．1

    1.马克斯。时钟频率通过运行Lattice设计软件的时序分析得到。请在将其与设计合并后运行计时模拟。

    请注意:上述性能和设计尺寸仅为估算值。根据所选择的参数、时间限制和设备实现，实际结果可能会有所不同。详情请参阅设计文档。除非另有说明，所有的编码和设计工作都是在PC平台上完成的。

    文档

    技术资源
    标题 数量 版本 日期 格式 大小
    用于fpga的HDLC控制器-文档
    		 RD1038 01.1 9/4/2008 PDF 1.1 MB
    在ispMACH 4000ZE和CPLD家族中实现的HDLC控制器-源代码
    		 RD1009 3．1 7/15/2009 邮政编码 731.5 KB
    用于fpga的HDLC控制器-源代码
    		 RD1038 1.0 9/4/2008 邮政编码 1.2 MB
    在ispMACH 4000ZE和CPLD家族中实现的HDLC控制器-文档
    也下载源代码下面    		 RD1009 03.1 7/1/2009 PDF 566 KB

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