7:1 LVDS视频接口


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参考设计标志包括多个数据位和时钟的源同步接口已经成为电子系统中移动图像数据的常用方法。一个通用的标准是7:1 LVDS接口(用于通道连接,扁平电缆连接和摄像机连接),这已成为许多电子产品,包括消费电子设备,工业控制,医疗,汽车远程信息处理中的通用标准。莱迪思的7:1 LVDS视频接口参考设计已针对使用LatticeECP3、LatticeECP2 / M和LatticeXP2系列进行了优化。利用FPGA的I / O结构,该参考设计实现了标准的7:1 LVDS接口。通过利用专用的LVDS I / O,通用的DDR I / O接口,匹配,边缘和系统时钟的锁相环时钟控制,完全和有效地实现了发送和接收接口。使用专用的解串器模块，还完成了数据格式化。

莱迪思7:1 LVDS视频演示套件

莱迪思7:1 LVDS视频演示套件是一套电路板和电缆,可以演示使用LatticeECP2或LatticeXP2 FPGA实现7:1 LVDS解决方案。该套件使用了LatticeECP2或LatticeXP2高级评估板,以及各种用户的视频I / O资源。

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    框图

    性能和尺寸

    设计 1: 回环测试的结果
    日期 系列 语言 片 lut. 寄存器 sysMEM EBR sysDSP™块 f马克斯(MHz)
    2011年4月 ecp3 - 95 硬件描述语言(VHDL) 771 832例(1%) 910 0 (0%) 0 (0%) 108.
    2011年4月 ecp3 - 95 Verilog 766 819例(1%) 916 0 (0%) 0 (0%) 108.
    2011年4月 ECP2 / M-50 硬件描述语言(VHDL) 794 858例(2%) 914 0 (0%) 0 (0%) 108.
    2011年4月 ECP2 / M-50 Verilog 778 834（2％） 916 0 (0%) 0 (0%) 108.
    2011年4月 XP2-17 硬件描述语言(VHDL) 785 839例(5%) 916 0 (0%) 0 (0%) 108.
    2011年4月 XP2-17 Verilog 774 825例(5%) 915 0 (0%) 0 (0%) 108.

    性能和资源使用情况数据是通过使用莱迪思的ispLEVER®7.0 SP1软件,针对LatticeECP2 / M和LatticeXP2器件,使用ispLEVER7.2 SP2软件针对LatticeECP3器件测得的。当将这个IP核用于LatticeECP2 / M, LatticeXP2和LatticeECP3系列的不同的密度,速度,或等级时,性能和利用率可能会有所不同。

    设计 2: 视频_演示测试的结果
    日期 系列 语言 片 lut. 寄存器 sysMEM EBR sysDSP™块 f马克斯(MHz)
    2011年4月 ecp3 - 95 硬件描述语言(VHDL) 1420 1848例(2%) 1347 10（4％） 4.125 (12%) 108.
    2011年4月 ecp3 - 95 Verilog 1415 1852（2％） 1315 10（4％） 4.125 (12%) 108.
    2011年4月 ECP2 / M-50 硬件描述语言(VHDL) 1428 1804例(4%) 1293 8 (38%) 4.125（23％） 108.
    2011年4月 ECP2 / M-50 Verilog 1433 1857例(4%) 1253 10 (48%) 4.125（23％） 108.
    2011年4月 XP2-17 硬件描述语言(VHDL) 1492 1803例(11%) 1292 8 (53%) 4.125 (82%) 108.
    2011年4月 XP2-17 Verilog 1482 1848例(11%) 1254 10 (67%) 4.125 (82%) 108.

    性能和资源使用情况数据是通过使用莱迪思的ispLEVER®7.0 SP1软件,针对LatticeECP2 / M和LatticeXP2器件,使用ispLEVER7.2 SP2软件针对LatticeECP3器件测得的。当将这个IP核用于LatticeECP2 / M, LatticeXP2和LatticeECP3系列的不同的密度,速度,或等级时,性能和利用率可能会有所不同。

    注意:以上所示的性能和设计规模仅是估计。实际结果可能取决于所选择的参数，时序约束和所用的器件。若要了解更详细的情况，请查阅设计文件。除非另有说明,所有的代码和设计工作都是在PC平台上完成的。

    文档

    技术资源
    标题 编号 版本 日期 格式 文件大小
    LatticeECP3, LatticeECP2/M, LatticeXP2 7:1 LVDS视频接口参考设计文件
    包含Verilog和RD1030的VHDL源文件，并与来自Lattice的7:1 LVDS视频演示硬件一起使用。    		 RD1030 1．5 4/12/2011 邮政编码 1.8 MB
    LatticeECP3, LatticeECP2/M, LatticeXP2 7:1 LVDS视频接口参考设计
    		 RD1030 1．5 4/12/2011 PDF 750.1 KB
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