DDR2 SDRAM控制器 - 管道


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双数据速率（DDR）同步动态随机访问存储器（SDRAM）控制器是一种通用存储器控制器，与行业标准接口DDR2 SDRAM。内存控制器提供了一个通用的命令interface to the user's application. This interface reduces the effort to integrate the module with the remainder of the application and minimizes the need to deal with the DDR2 SDRAM command interface. The timing parameters for the memory can be set through the signals that are input to the core as part of the configuration interface. This enables switching between different memory devices and modification of timing parameters to suit the application using the same netlist.

    Features

    • Interfaces to Industry Standard DDR2 SDRAM
    • 高性能DDR2 533/400/333/266/200/133操作
    • 可编程爆发长度为4或8
    • 3、4、5或6个周期的可编程CAS延迟
    • 智能银行管理以最大程度地减少主动命令
    • Supports All Standard DDR Commands
    • 同步实现可靠操作
    • Command Pipeline to Maximize Throughput
    • 多达4个芯片选择用于多个DIMM支持bob电子竞技俱乐部
    • Supports all Common Memory Configurations
      • SDRAM数据路径宽度为8、16、32、64和72位
      • Variable address widths for different memory devices
      • 可编程定时参数
      • 字节级通过数据掩码信号编写
      • Burst termination

    DDR2 SDRAM控制器 - 管道可用作为IPExpress用户配置的IP核心，它允许IP的配置以及NetList和Simulation文件的生成用于设计。请注意，除非购买了IP许可证，否则可以防止生成Bitstream或Bitstream具有时间逻辑。

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    Block Diagram

    性能和大小

    latticeecp31
    参数设置2 切片 Luts 寄存器 我/o F最大限度(MHz)3
    用户指南表3-1参数默认值 1189 1386 1567 258 266 MHz (533 DDR2)

    1.使用LFE3-95E-8FN1156CES生成性能和利用特性，并在DDR2模式下使用Lattice Isplever 8.1软件生成。在Latticeecp3家族中以不同的密度，速度或等级使用此IP芯时，性能可能会有所不同。
    2。SDRAM data path width of 32 bits.
    3.当使用数据宽度为64位或更少，使用2或更少的芯片选择时，DDR2 IP芯可以在最快的速度级（-8）中以266 MHz（533 DDR2）运行。有关在266 MHz运行的设计方面的帮助，请联系您当地的销售办公室。

    latticeecp2m/s1
    参数设置2 切片 Luts 寄存器 我/o F最大限度(MHz)3
    用户指南表3-1参数默认值 1234 1435 1530 258 266 MHz (533 DDR2)

    1.使用LFECP2M-35E-6F672C使用lattice Isplever 8.1软件在DDR2模式下生成性能和利用特性。在latticeecp2m/s家族中使用此IP芯以不同的密度，速度或等级使用时，性能可能会有所不同。
    2。SDRAM data path width of 32 bits.
    3。The DDR2 IP core can operate at 266 MHz (533 DDR2) in the fastest speed-grade (-7) when the data width is 64 bits or less and 2 or fewer chip selects are used. For help with designs running at 266 MHz, contact your local sales office.

    LatticeECP2/S1
    参数设置2 切片 Luts 寄存器 我/o F最大限度(MHz)3
    用户指南表3-1参数默认值 1234 1435 1530 258 266 MHz (533 DDR2)

    1.使用LFECP2-50E-6F672C晶格ISPLEVER 8.1软件在DDR2模式下生成性能和利用特性。在Latticeecp2/s家族中使用此IP芯以不同的密度，速度或等级使用时，性能可能会有所不同。
    2。SDRAM data path width of 32 bits.
    3。The DDR2 IP core can operate at 266 MHz (533 DDR2) in the fastest speed-grade (-7) when the data width is 64 bits or less and 2 or fewer chip selects are used. For help with designs running at 266 MHz, contact your local sales office.

    Latticesc/m1
    参数设置2 切片 Luts 寄存器 我/o F最大限度(MHz)
    用户指南表3-1参数默认值 1261 1490 1530 246 266 MHz (533 DDR2)

    1.使用LFSC3GA25E-6F900C Lattice Isplever 8.1软件在DDR2模式下生成性能和利用特性。在Latticesc/M家族中使用此IP芯以不同的密度，速度或等级使用时，性能可能会有所不同。
    2。SDRAM data path width of 32 bits.

    MACHXO21
    参数设置2 切片 Luts 寄存器 我/o F最大限度(MHz)
    用户指南表3-1参数默认值 704 1325 1118 152 133MHz (266 DDR2)

    1.初步信息。ISPLEVER 8.1软件中使用LCMXO2-2000HC-6FTG256CE生成性能和利用特性。在MACHXO2家族中以不同的密度，速度或等级使用此IP芯时，性能可能会有所不同。
    2. SDRAM数据路径宽度为16位。

    latticexp21
    参数设置2 切片 Luts 寄存器 我/o F最大限度(MHz)
    用户指南表3-1参数默认值 1232 1433 1530 258 200 MHz（400 DDR2）

    1.使用LFXP2-17E-6F484C Lattice Isplever 8.1软件在DDR2模式下生成性能和利用特性。在Latticexp2家族中以不同的密度，速度或等级使用此IP芯时，性能可能会有所不同。
    2。SDRAM data path width of 32 bits.

    订购信息

    Family 零件号
    latticeecp3 DDR2-P-E3-U6
    latticeecp2m/s DDR2-P-PM-U6
    LatticeECP2/S DDR2-P-P2-U6
    Latticesc/m DDR2-P-SC-U6
    MACHXO2 DDR2CTWB-M2-U
    latticexp2 DDR2-P-X2-U6

    IP Version: 7.2.

    Evaluate: To download a full evaluation version of this IP, go to the IPexpress tool and click the IP Server button in the toolbar. All LatticeCORE IP cores and modules available for download will be visible. For more information on viewing/downloading IP please read theIP Express快速启动指南。

    购买：要了解如何购买IP核心，请联系您的本地格子销售办公室。

    文档

    Quick Reference
    信息资源
    下载
    TITLE NUMBER VERSION DATE 格式 尺寸
    latticeecp3串行协议板的DDR2演示
    描述用于与Latticeecp3串行协议板一起使用的DDR2演示。    		 UG49 5/22/2013 PDF 346 KB
    DDR＆DDR2 SDRAM控制器管道（MACHXO2）IP CORE用户指南
    		 ipug93 1.2 2015年3月20日 PDF 3。5 MB
    DDR/DDR2 SDRAM Controller - Pipelined User's Guide
    DDR1和DDR2内核的同一手册。    		 IPUG35 05.0 2/13/2012 PDF 3.9 MB
    TITLE NUMBER VERSION DATE 格式 尺寸
    IPExpress快速启动指南
    		 8/5/2010 PDF 304.8 kb
    TITLE NUMBER VERSION DATE 格式 尺寸
    latticeecp3串行协议板的DDR2演示- demo files
    DDR2演示的演示源文件，与Latticeecp3串行协议板一起使用    		 5/22/2013 ZIP 582.7 kb

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