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本参考设计旨在演示如何快速和可配置的I2C-Bus主控制器可以构建和使用在Lattice CPLD/FPGA器件。凭借这种I2C总线主控制器提供的灵活性,设计人员可以与多达128个不同的I2C从设备进行通信,这些从设备以标准或快速模式运行,事务大小从1到256字节不等。用户还可以定制VHDL代码,以满足自己的特定需求,从而减少宝贵的CPLD/FPGA面积,同时保持他们期望从Lattice设备的速度性能。本设计符合飞利浦I2C总线规范1.0版。
1.使用LFE3-17EA-6FTN256C和Lattice Diamond®3.1设计软件生成性能和使用特性。2.使用LCMXO2-256HC-4TG100C和Lattice Diamond 3.1设计软件和LSE (Lattice Synthesis Engine)生成性能和利用特性。3.使用LCMXO256C-3T100C和Lattice Diamond 3.1设计软件与LSE生成性能和利用特性。4.使用LFXP2-5E-5M132C和Lattice Diamond 3.1设计软件生成性能和利用特性。5.使用LC4256ZE-5TN144C与Lattice ispLEVER®Classic 1.4软件生成性能和利用特性。6.使用LPTM10-1247-3TG128CES和Lattice Diamond 3.1设计软件生成性能和利用特性。7.使用LFE5U-45F-6MG285C和Lattice Diamond 3.1设计软件与LSE生成性能和利用特性。8.使用LCMXO3L-4300C-6BG256C与Lattice Diamond 3.1设计软件结合LSE和Synplify Pro®生成性能和利用特性。
*可能也适用于其他设备。
请注意:上述性能和设计尺寸仅为估算值。实际结果可能会因所选参数、时序约束和器件实现的不同而有所不同。详见设计文档。除非另有说明,所有的编码和设计工作都是在PC平台上完成的。
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