LPC(低销数)总线控制器

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参考设计标志莱迪思的LPC总线仪器参考参考了LPC手机和LPC外研心，支持所需的七个LPC控制信号。这个这个用Verilog或vhdl实现，莱迪思的设计工具用料杂合，布鲁和布线，以及模拟。可以针对性地用过仪器件系列进行设计，它占用来很资源的特性使其能够移植资源资源到移植到不成员的fpga / cpld〗。当然是基于基因英语英特尔的分数少的接口规范（1.1版）。

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    框图

    性能和大小

    经测试的器材* 语言 性能 I / O引脚 占用资源 修订版
    LPC的主机
    LCMXO2-1200HC-5MG132 verilog. > 33 mhz 50 99附近地区 1．5
    LCMXO2-1200HC-5MG132 硬件描述语言(VHDL) > 33 mhz 50 93附近地区 1．5
    LCMXO256C-3T100C verilog. > 33 mhz 50 109 luts. 1．5
    LCMXO256C-3T100C 硬件描述语言(VHDL) > 33 mhz 50 96 LUTS. 1．5
    LC4256ZE-5TN100C verilog. > 33 mhz 50 26个宏单元 1．5
    LC4256ZE-5TN100C 硬件描述语言(VHDL) > 33 mhz 50 26个宏单元 1．5
    lfe3 - 95 - ea - 7 - fn1156c verilog. > 33 mhz 52 107 luts. 1．6
    lfe3 - 95 - ea - 7 - fn1156c 硬件描述语言(VHDL) > 33 mhz 52 109 luts. 1．6
    LFXP2-5E-5M132C verilog. > 33 MHz 50 119附近地区 1．6
    LFXP2-5E-5M132C 硬件描述语言(VHDL) > 33 mhz 50 119附近地区 1．6
    LPC的外设
    LCMXO2-1200HC-5MG132 verilog. > 33 mhz 52 75卢特 1．5
    LCMXO2-1200HC-5MG132 硬件描述语言(VHDL) > 33 mhz 52 73附近地区 1．5
    LCMXO256C-3T100C verilog. > 33 mhz 52 75卢特 1．4
    LCMXO256C-3T100C 硬件描述语言(VHDL) > 33 mhz 52 73附近地区 1．5
    LC4256ZE-5TN100C verilog. > 33 mhz 52 66年宏单元 1．4
    LC4256ZE-5TN100C 硬件描述语言(VHDL) > 33 mhz 52 66年宏单元 1．5
    lfe3 - 95 - ea - 7 - fn1156c verilog. > 33 mhz 52 96 LUTS. 1．6
    lfe3 - 95 - ea - 7 - fn1156c 硬件描述语言(VHDL) > 33 mhz 52 97附近地区 1．6
    LFXP2-5E-5M132C verilog. > 33 mhz 52 90卢特 1．6
    LFXP2-5E-5M132C 硬件描述语言(VHDL) > 33 mhz 52 95附近地区 1．6

    * 也可用其他器件.

    注意：以上所示的性能和设计规模仅是估计。实际结果可能取决于所选择的参数，时序约束和所用的器件。若要了解更详细的情况，请查阅设计文件。除非另有说明,所有的代码和设计工作都是在PC平台上完成的。

    文档

    技术资源
    标题 编号 版本 日期 格哈 文件大小
    LPC(低引脚数)总线控制器-源代码
    		 RD1049 1．6 4/12/2011 邮政编码 517.2 KB
    LPC(低引脚数)总线控制器参考设计-文档
    		 FPGA-RD-02114 1．7 1/21/2021 PDF 1 MB
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